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PCI Expressブリッジ

AAE-B04

アバールデータが独自に開発。組込み製品に最適なPCI Express bridge LSI「AAE-B04」

◎記載された仕様及び外観は予告無く変更される場合が有ります。
◎仕様の消費電流には突入電流を含んでおりません。
◎正しく製品をお使い頂くため、ご使用の前に必ず取扱説明書をお読みいただき、製品保証範囲内でご使用ください。

製品の特長

●PCI Express I/F
PCI Express I/Fは4レーンのコンフィグレーションに対応しており、ピーク帯域”1GByte/sec”（双方向で2GByte/sec）の高速データ転送が可能です。この高い転送帯域により、大容量画像処理、高速データ通信といった様々な用途へのご利用ができます。転送速度の向上の為、１KbyteのPayload sizeに対応しています。また、高性能な転送を実現する為、受信バッファ（RX Posted Data、RX Completion Data）に各8Kbyte、送信バッファ（TX Posted Data、TX Completion Data、Retry）に各4kbyteを持たせました。

●Local Bus コントローラ
PCI ExpressをFPGAで実現するには多くのリソース(Logic Cell、Memory、および設計時間)と、規格の熟知が必要であり誰にでも簡単に実装できるものではありません。本LSIのローカルバスは、チップ間接続に特化した事によりシンプルなプロトコルで、I/F設計のハードルをもっと身近な技術で時間短縮に貢献できます。64bit/133MHz Local Busでは1.06G Byte/secの広帯域を実現しています。この帯域は、PCI Express 4レーンの帯域とバランスが良く、必要十分な性能を提供します。

●DDR SDRAM コントローラ
32bit/400MbpsのDDR SDRAM Memory コントローラを内蔵しています。読み出し速度向上のため、メモリの先読みFIFOを4ch備えており、最後に読み出したデータの前後のデータを4箇所（512バイト×4）まで蓄えておくことが可能です。この機能により比較的時間のかかるDRAMの読み出しを高速化しています。この制御は自動で行われるため、使用者が特別な処理を行う必要はありません。　DDRメモリを、通常のメモリとして使用する以外にFIFOとして使用するモードも備えています。大量のデータをLocal BusからPCI Expressに送る場合など、転送先バスの使用状況によっては、一時的に帯域不足が発生する可能性があります。FIFOモードを活用することにより、一時的な帯域不足による問題を容易に回避することができます。　ピーク帯域は1.6GByte/secになり、PCI Express、Local Bus I/Fの1.6倍の帯域となっています。これは、双方のバスからの同時アクセスに対応するためです。また、FIFOモード時はメモリへの読み書きを同時に行うので、有効に働きます。

●DMAコントローラ
2チャンネルのDMAコントローラを備えています。本コントローラは、それぞれ異なった2つのリソース間のデータ転送を行う事ができます。 DMA転送のモードとしては、One Shot ModeとDescriptor Chain Modeを用意しました（表1）。また、DMAコントローラを2チャンネル持つことで、転送を同時に実行することが可能です。

[DMA転送例1]
Ch0：PCI Express → DDR Memory
Ch1：Local Bus → PCI Express
[DMA転送例2]
Ch0：Local Bus → DDR Memory(FIFO)
Ch1：DDR Memory(FIFO) → PCI Express

[DMA転送例1]の場合、PCI Expressは全2重でデータ転送が行えるので、各バスにピーク帯域に近いデータを流すことができます。
[DMA転送例2]のメリットとしては、DDR MemoryをFIFOモードで使用時に発生します。ユーザーが考慮しなければならないFIFOのOver run / Under runの制御をDMAコントローラが自動的に行います。非連続な空間が含まれる場合にもデータ転送が可能。

●SPI Flashメモリコントローラ
SPIインターフェイスを持つFlash メモリを接続できます。SPI Flashメモリ内には、「本LSIの初期設定情報」「FPGAのコンフィグレーションデータ」「ユーザが使用する任意のデータ」の３種類データを格納することが可能です。これらのデータを一箇所に格納するメリットは、（1）それぞれに独立したメモリを用意した場合に比べ、メモリ領域を無駄なく使用できること。（2）基板上のスペースの有効利用。（3）安価なSPI Flashメモリを使用することがでコスト低減。といった利点があります。

●FPGAコンフィグレーション
本機能はAltera、XilinxのFPGAコンフィグレーションを行う機能です。コンフィグレーションデータは、SPI Flashメモリ内に格納します。本LSIのFPGAコンフィグレーション機能のメリットは、（1）ソフトウェアによるFPGA更新を行う事ができる点（別途FPGA更新の回路を設ける必要が無いことと、PCI Expressという確立されたCPU I/Fを持っていること。）と（2）安価なSPI Flashメモリを使用することでコスト低減可能な点です。また、Altera/Xilinx FPGAの混在する、大規模なシステムでは、2種のFPGAのコンフィグレーションが使用可能ですので、その様なシステムにも対応できます。（コンフィグレーションは、シーケンシャルに行われます。）

●GPIO
8bitの汎用入出力機能を持つことでI/Oを外部デバイス無しに実現できます。また、bit毎に入出力設定できます。但し、保護回路や電圧が異なる場合のレベル変換は別途必要です。

●I2Cバスマスター
2チャンネルのI2Cバスマスタを内蔵しています。（1）温度・電圧監視ICを接続した装置制御（システム構築の上で欠かす事が出来ません。）や（2）I/O Expanderを接続してのI/O拡張のような機能を、別途回路を用意する事無く、構築可能です。

●GPSIF
簡単なプロトコルの、汎用シリアルインターフェイスです。本機能のメリットは、（1）Local Busと独立したI/Fを持つことにより、対向FPGAのLocal Bus実装簡易化（Local Busで高速データ転送中にレジスタ設定を行う時など）（2）Local Busには大量のデータを処理するデバイスを接続し、GPSIFには高速データ転送を必要としないデバイスを接続するといった使い方も可能です。

●Mailbox
8個の32bitレジスタです。このレジスタに書くことで、割り込みを発生させる事が可能です。Local Bus、PCI Express間のデータ受け渡しと割り込み通知を同時に実行することが出来ます。

●3KByte内蔵メモリ
PCI Express、Local Bus双方からのアクセスに低レイテンシで読み出し可能なメモリです。Local Bus、PCI Express間のデータ受け渡しに使用します。Mailbox機能と組合せて使用すれば、割り込み通知も可能です。

製品の主な仕様

型名	内容
PCI Express Endpoint	規格	PCI ExpressTM Base Specification Revision1.0a
	レーン数	4レーン
	Virtual Channel (VC)	VC0のみ(1つ)
	バッファサイズ	受信系：Posted / Completion Data：各8KByte 送信系：Posted / Completion Data / Retry：各4KByte
	Maximum Payload Size	1KByte
高速メモリ I/F	対応メモリ	DDR200~400
	容量：	128Mbit~1Gbit　 (メモリチップ辺り) 16MByte~1GByte　(総容量)
	バス幅	32bit
	データ帯域	0.8~1.6GByte/sec(ピーク性能)
	先読みメモリ	512Byte×4
Local I/F	信号レベル	2.5V-LVTTL Single End
	バス幅	64bit
	バスクロック	133MHz(MAX)
	データ帯域	1.06GByte/Sec(ピーク性能)
FPGA Configuration Port	対応モード	ALTERA社FPGA向け：PS Mode XILINX社FPGA向け：Slave Serial Mode Lattice社FPGA向け：Slave Serial Mode
SPI Memory Port	対応メモリ	品種：SPI Flash Memory 容量：16Kbit~128Mbit　(メモリチップ辺り) 　　　2KByte~64MByte　(総容量)
その他機能	汎用入出力 (GPIO)	8 bit
	汎用シリアルバス (GPSIF)	1 Port（5Mbps~41.7Mbps）
	I2Cバス	2 Port
一般仕様	Package	672pin EPBGA(□27mm、1mm-pitch)
	動作周囲温度	0~70℃
	電源入力	+3.3V　　20(mA) MAX +2.5V　　415(mA) MAX +1.2V　　2.2(A) MAX